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SOC架构下的高速总线动态变频装置和处理器核接口

SOC架构下的高速总线动态变频装置和处理器核接口

  • 专利类型:发明专利
  • 有效期:不限
  • 发布日期:2021-07-15
  • 技术成熟度:详情咨询
交易价格: ¥面议
  • 法律状态核实
  • 签署交易协议
  • 代办官方过户
  • 交易成功

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  • 技术(专利)类型 发明专利
  • 申请号/专利号 CN200410003417.X 
  • 技术(专利)名称 SOC架构下的高速总线动态变频装置和处理器核接口 
  • 项目单位 中国科学院计算技术研究所
  • 发明人 张志敏;吴登峰 
  • 行业类别 物理
  • 技术成熟度 详情咨询
  • 交易价格 ¥面议
  • 联系人 李志文
  • 发布时间 2021-07-15  
  • 01

    项目简介

    本发明公开了一种SOC架构下的高速总线动态变频装置和处理器核接口。该变频装置包括提供时钟电路、总线频率发生器、选频寄存器和同步时钟。选频寄存器内存储有分频关系值,同步时钟将分频关系值同步后发送给总线频率发生器分频信号,时钟电路向总线频率发生器提供总线基准频率,总线频率发生器接收分频信号将总线基准频率分频后提供总线频率。本发明的处理器核接口包括一个状态处理机,状态处理机接收总线和处理器核的工作状态信号以控制处理器核进行总线操作。本发明的总线动态变频装置可以实现总线频率的动态变频,供总线在不同的负载下使用,合理利用功耗并节省电能,包含状态处理机的处理器核接口可以让处理器核适应总线变快或变慢的节奏。
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  • 02

    说明书


    1.一种SOC架构下的高速总线动态变频装置,包括提供处理器核主频的时钟电路,其特征在于,还包括:一个用于提供总线频率的总线频率发生器;一个与所述总线频率发生器连接的选频寄存器,所述选频寄存器内存储有总线频率与处理器核主频的分频关系值;一个与所述选频寄存器连接的同步时钟,所述同步时钟将所述选频寄存器内的分频关系值同步后发送给所述总线频率发生器一个分频信号;所述时钟电路向所述总线频率发生器提供总线基准频率,所述总线频率发生器接收所述分频信号并根据该分频信号将总线基准频率分频后提供总线频率。
    2.一种应用在权利要求1所述的SOC架构下的高速总线动态变频装置的处理器核接口,该接口工作于处理器核主频和可动态变频的总线频率两个时钟域,其特征在于,该处理器核接口包括一个状态处理机,该状态控制机接收APB_rdy和CPU_vld这两个状态信号,并根据这两个状态信号组合出四种状态,并对这四种状态进行切换。
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